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本單元教學如何規劃與設計有限狀態機，以實現 0110 序列偵測電路。內容涵蓋狀態圖設計、狀態表製作、Verilog程式碼實作，以及testbench的撰寫與模擬。透過此教學，讀者將學習 Mealy 型 FSM 的設計步驟，包含狀態暫存器的初始化與更新、下一個狀態的決定，以及輸出函數的設計。
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本單元，我們要邁向循序邏輯電路的描述，也就是所謂的Sequential Circuit。並透過練習一個範例電路來學習Sequential Circuit 的完整設計。
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本章節實作組合邏輯電路，包含解碼器、編碼器、優先編碼器、多工器、解多工器、比較器和ALU電路，並比較不同模型 (behavioral model, data flow model) 的實現方式。
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在本章節中，我們將學習如何透過將小型模組（Module）組合的方式，設計出更大型且複雜的電路元件。
透過設計一個 4 位元的加法器（4-bit Adder）來了解上述觀念，這個大模組是由 4個全加器（Full Adder）小模組組合而成。
在本章節中，我們將學習如何透過將小型模組（Module）組合的方式，設計出更大型且複雜的電路元件。
透過設計一個 4 位元的加法器（4-bit Adder）來了解上述觀念，這個大模組是由 4個全加器（Full Adder）小模組組合而成。
本章節說明如何撰寫 Testbench 來驗證全加器模組的正確性，包含輸入信號的產生和輸出信號的檢查，並提供使用迴圈改寫 Testbench 的範例。
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Verilog 是一種 硬體描述語言(HDL)，HDL 類似於一般的電腦程式語言，例如 C 語言，但它專門用於描述硬體結構和邏輯電路的行為。這使得 HDL 與其他用於數值計算的語言有所不同。
而本系列的主要目的為透過整理好的學習資源幫助有志踏入此領域的小白大學生一個快速入門Verilog基礎的機會。
Verilog 是一種 硬體描述語言(HDL)，HDL 類似於一般的電腦程式語言，例如 C 語言，但它專門用於描述硬體結構和邏輯電路的行為。這使得 HDL 與其他用於數值計算的語言有所不同。
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本單元教學如何規劃與設計有限狀態機，以實現 0110 序列偵測電路。內容涵蓋狀態圖設計、狀態表製作、Verilog程式碼實作，以及testbench的撰寫與模擬。透過此教學，讀者將學習 Mealy 型 FSM 的設計步驟，包含狀態暫存器的初始化與更新、下一個狀態的決定，以及輸出函數的設計。
本單元教學如何規劃與設計有限狀態機，以實現 0110 序列偵測電路。內容涵蓋狀態圖設計、狀態表製作、Verilog程式碼實作，以及testbench的撰寫與模擬。透過此教學，讀者將學習 Mealy 型 FSM 的設計步驟，包含狀態暫存器的初始化與更新、下一個狀態的決定，以及輸出函數的設計。
本單元，我們要邁向循序邏輯電路的描述，也就是所謂的Sequential Circuit。並透過練習一個範例電路來學習Sequential Circuit 的完整設計。
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本章節實作組合邏輯電路，包含解碼器、編碼器、優先編碼器、多工器、解多工器、比較器和ALU電路，並比較不同模型 (behavioral model, data flow model) 的實現方式。
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在本章節中，我們將學習如何透過將小型模組（Module）組合的方式，設計出更大型且複雜的電路元件。
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